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崗位職責(zé)：
1、負(fù)責(zé)服務(wù)器新型架構(gòu)研究、方案制定及關(guān)鍵模塊研發(fā)，主導(dǎo)片上 NOC 自研一致性互連協(xié)議的設(shè)計(jì)與仿真實(shí)現(xiàn)；
2、承擔(dān)服務(wù)器帶寬、延遲、算力等關(guān)鍵性能的分析與優(yōu)化，負(fù)責(zé)一致性協(xié)議、chip2chip 等核心 IP 的方案設(shè)計(jì)、RTL 開(kāi)發(fā)、驗(yàn)證及 FPGA 調(diào)試，并編寫相關(guān)文檔；
3、依據(jù) PCIe/CXL 等硬件接口規(guī)范，完成主板 / 背板 / 子卡的硬件協(xié)同方案規(guī)劃（如 CPU-GPU/GPU-GPU 高速互聯(lián)）及原理圖設(shè)計(jì)；
4、負(fù)責(zé)高速信號(hào)鏈路規(guī)劃（SerDes 差分信號(hào)、PCB 疊層）、硬件模塊化方案定義，完成 PCB 與 Layout 設(shè)計(jì)；同步推進(jìn)服務(wù)器機(jī)箱、機(jī)架結(jié)構(gòu)及散熱設(shè)計(jì)，通過(guò)優(yōu)化空間分配實(shí)現(xiàn)高密度集成與高可維護(hù)性；
5、跟蹤行業(yè)動(dòng)態(tài)，及時(shí)掌握新技術(shù)與新方向。
任職要求：
1、熟練掌握Verilog/systemVerilog等硬件開(kāi)發(fā)語(yǔ)言，掌握一門腳本語(yǔ)言，如Perl/scala/python，熟練使用VcS/Verdi/Dc等驗(yàn)證工具，能夠自主完成關(guān)鍵模塊設(shè)計(jì)開(kāi)發(fā)與驗(yàn)證;
2、熟悉CPU、AI加速器、內(nèi)存等器件的運(yùn)行機(jī)制，熟悉X86、ARM、RISC-V等處理器架構(gòu)，熟悉CHI/ACE/CXL等一致性總線協(xié)議者優(yōu)先；
3、熟練使用ANSYS Mechanical/ABAQUS等結(jié)構(gòu)強(qiáng)度仿真工具；熟練運(yùn)用Flotherm/Icepak/FloEFD 進(jìn)行熱仿真，模擬不同工況（滿負(fù)載、高溫環(huán)境）下的溫度分布與流場(chǎng)特性，輸出仿真報(bào)告并迭代優(yōu)化風(fēng)道設(shè)計(jì)；
4、熟練使用Cadence Allegro/Altium Designer等設(shè)計(jì)軟件，可獨(dú)立完成服務(wù)器主板/背板/子卡系統(tǒng)原理圖設(shè)計(jì)，熟練運(yùn)用HyperLynx/Siwave等仿真軟件進(jìn)行信號(hào)仿真（眼圖分析、串?dāng)_抑制、電源紋波優(yōu)化），解決高速信號(hào)衰減、反射等問(wèn)題；
5、集成電路、微電子、通信工程、計(jì)算機(jī)等相關(guān)專業(yè)博士研究生；具有良好的團(tuán)隊(duì)意識(shí)、溝通能力、責(zé)任心和敬業(yè)精神；具備數(shù)據(jù)中心服務(wù)器、AI加速服務(wù)器硬件設(shè)計(jì)經(jīng)驗(yàn)，了解服務(wù)器行業(yè)生態(tài)（Intel Xeon/AMD EPYC 平臺(tái)開(kāi)發(fā)、NVIDIA GPU 硬件集成）者優(yōu)先。