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一、職位職責：
1. 基板設計與優(yōu)化
- 主導芯片封裝基板（Substrate）的全鏈路設計，包括原理圖繪制、布局布線、Bump/Ball Map規(guī)劃及阻抗匹配，確保滿足高速信號（如PCIe 5/6、DDR5、HBM）和電源完整性（PI）要求。
- 優(yōu)化基板層疊結構、線寬/線距及材料選型（如ABF、BT樹脂），降低信號損耗（SI）和電磁干擾（EMI），提升封裝可靠性。
- 設計電源網(wǎng)絡（PDN），優(yōu)化去耦電容布局，解決電源噪聲（PI）問題，確保低電壓大電流場景下的供電穩(wěn)定性。
2. SI/PI/EMC仿真與驗證
- 使用仿真工具（如SIwave、HFSS、ADS、PowerSI）對封裝進行全鏈路電熱聯(lián)合仿真，分析信號反射、串擾、電源噪聲及熱應力分布，輸出優(yōu)化方案。
- 主導EMC設計，制定屏蔽方案（如接地層分割、屏蔽過孔布局），通過預測試（如TIS/RE測試）確保封裝符合行業(yè)標準（如FCC、CE）。
- 針對3D堆疊、Fan-Out等先進封裝技術，解決多芯片互連的信號完整性及熱耦合問題。
3. 跨部門協(xié)作與技術落地
- 與芯片設計團隊協(xié)作，參與芯片封裝方案選型（如WLCSP、Flip-Chip、SiP），提供封裝可制造性建議（DFM）。
- 與封裝工藝部門協(xié)同，將設計轉化為可量產(chǎn)方案，解決制程中的工藝偏差（如線寬公差、層間對準）對SI/PI的影響。
- 支持客戶技術對接，提供封裝設計規(guī)范及失效分析報告，解決量產(chǎn)中的可靠性問題。
4. 技術網(wǎng)頁與知識沉淀
- 編寫封裝設計規(guī)范、仿真報告及可靠性測試方案，確保設計可追溯性。
- 推動專利申報及技術標準化，總結高速封裝設計經(jīng)驗并形成內(nèi)部培訓教材。
二、職位要求：
1. 教育背景與經(jīng)驗
- 碩士及以上學歷，微電子、電子工程、通信工程或材料科學專業(yè)，8年以上集成電路封裝設計經(jīng)驗，其中3年以上基板設計及SI/PI/EMC優(yōu)化經(jīng)驗。
- 熟悉GJB級封裝標準，有AI芯片、CPU、GPU和高密度SiP封裝項目經(jīng)驗者優(yōu)先。
2. 專業(yè)技能
- 精通Cadence Allegro Package Designer、SIwave、PowerSI等設計工具，熟練使用ANSYS HFSS、ADS進行電磁仿真。
- 掌握高速接口設計規(guī)范（PCIe、DDR、USB），熟悉基板材料特性（介電常數(shù)、損耗因子）及熱膨脹系數(shù)匹配等。
- 具備熱仿真能力（如COMSOL、ANSYS ），能評估封裝熱阻及散熱方案。
3. 核心能力
- 具備復雜系統(tǒng)級問題解決能力，能從電性、熱力、機械多維度優(yōu)化封裝設計。
- 優(yōu)秀的跨部門協(xié)調(diào)能力，熟悉IPD流程，推動設計-工藝-量產(chǎn)閉環(huán)優(yōu)化。
- 較強的技術文檔撰寫能力，熟悉專利布局及行業(yè)標準解讀。