職位描述
Verilog HDLVHDL通信/網(wǎng)絡(luò)設(shè)備電子/半導(dǎo)體/集成電路計(jì)算機(jī)軟件
職責(zé)描述:
1.負(fù)責(zé)相關(guān)項(xiàng)目FPGA選型、功耗分析，相關(guān)功能的設(shè)計(jì)、開(kāi)發(fā)、優(yōu)化和仿真工作;
2.負(fù)責(zé)FPGA實(shí)現(xiàn)的框架設(shè)計(jì)、模塊設(shè)計(jì)和時(shí)序分析工作;
3.承擔(dān)模塊的設(shè)計(jì)開(kāi)發(fā)工作，包括時(shí)序仿真、驗(yàn)證以及測(cè)試工作；
4.負(fù)責(zé)新技術(shù)的研究和相關(guān)產(chǎn)品的開(kāi)發(fā)工作。
崗位要求:
1.本科及以上學(xué)歷,通信、計(jì)算機(jī)、電子信息等相關(guān)專(zhuān)業(yè)；
2.了解Vivado或Quartus使用環(huán)境，熟悉Xilinx或Altera芯片架構(gòu)，了解Tcl基本腳本語(yǔ)言；
熟練使用Verilog或VHDL語(yǔ)言，具備較好的FPGA開(kāi)發(fā)、優(yōu)化和調(diào)試經(jīng)驗(yàn)。
工作地點(diǎn)
雨花臺(tái)區(qū)南京軟件谷科創(chuàng)城D1
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