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更新于 6月18日

FPGA設(shè)計(jì)開發(fā)

2-2.5萬
  • 北京朝陽區(qū)
  • 大山子
  • 3-5年
  • 碩士
  • 全職
  • 招1人

職位描述

Verilog HDLVHDL
(1)掌握數(shù)字電路設(shè)計(jì)、FPGA設(shè)計(jì)開發(fā)等知識,熟悉Verilog、VHDL等程序設(shè)計(jì)語言。
(2)熟悉Quartus、ISE編譯環(huán)境的應(yīng)用,具有Altera、Xilinx等相關(guān)FPGA開發(fā)設(shè)計(jì)經(jīng)驗(yàn)。
(3) 具備較強(qiáng)的英語讀寫能力,有比較強(qiáng)的邏輯分析能力,有非常好的團(tuán)隊(duì)協(xié)作精神。

工作地點(diǎn)

北京朝陽區(qū)中國電科第十一研究所

職位發(fā)布者

郭先生/HR

三日內(nèi)活躍
立即溝通
中國電子科技集團(tuán)公司第十一研究所
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