職位描述
Verilog HDLPython電子/半導(dǎo)體/集成電路通信/網(wǎng)絡(luò)設(shè)備
招聘：3人
職責(zé)：負(fù)責(zé)完成基于FPGA的邏輯設(shè)計(jì)、開發(fā)和調(diào)試工作；編制規(guī)范的設(shè)計(jì)及開發(fā)文檔，協(xié)助制定產(chǎn)品測(cè)試流程；配合相關(guān)工作人員進(jìn)行整機(jī)調(diào)試。
要求：
1. 通信、電子相關(guān)專業(yè)背景；
2. 熟悉硬件電路、時(shí)序分析知識(shí)；
3. 熟練掌握VHDL語(yǔ)言、ALTERA FPGA設(shè)計(jì)流程、MODELSIM仿真流程；
4. 較強(qiáng)的分析解決問(wèn)題的能力、工作盡職盡責(zé)、有合作精神；
5. 有調(diào)制解調(diào)FPGA設(shè)計(jì)工作經(jīng)驗(yàn)者優(yōu)先。
職責(zé)：負(fù)責(zé)完成基于FPGA的邏輯設(shè)計(jì)、開發(fā)和調(diào)試工作；編制規(guī)范的設(shè)計(jì)及開發(fā)文檔，協(xié)助制定產(chǎn)品測(cè)試流程；配合相關(guān)工作人員進(jìn)行整機(jī)調(diào)試。
要求：
1. 通信、電子相關(guān)專業(yè)背景；
2. 熟悉硬件電路、時(shí)序分析知識(shí)；
3. 熟練掌握VHDL語(yǔ)言、ALTERA FPGA設(shè)計(jì)流程、MODELSIM仿真流程；
4. 較強(qiáng)的分析解決問(wèn)題的能力、工作盡職盡責(zé)、有合作精神；
5. 有調(diào)制解調(diào)FPGA設(shè)計(jì)工作經(jīng)驗(yàn)者優(yōu)先。
職位福利：五險(xiǎn)一金、年底雙薪、績(jī)效獎(jiǎng)金、加班補(bǔ)助、帶薪年假、定期體檢
獎(jiǎng)金績(jī)效
年獎(jiǎng)1~3個(gè)月
工作地點(diǎn)
北京市海淀區(qū)中關(guān)村大街清華大學(xué)電子工程館
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