職位描述
Verilog HDLSystem Verilog電子/半導(dǎo)體/集成電路
崗位內(nèi)容： 1. 設(shè)計(jì)數(shù)字電路和FPGA原型，包括架構(gòu)設(shè)計(jì)、算法添加和IP集成。 2. 編寫Verilog HDL代碼進(jìn)行仿真、綜合和布局布線。 3. 完成FPGA驗(yàn)證測試，并對設(shè)計(jì)問題進(jìn)行排查修復(fù)。 4. 參與產(chǎn)品級FPGA設(shè)計(jì)規(guī)格書的制定和執(zhí)行。 任職要求： 1. 具有數(shù)字電路設(shè)計(jì)和FPGA開發(fā)經(jīng)驗(yàn)。 2. 熟練掌握HDL編程語言（如Verilog、VHDL）。 3. 熟悉數(shù)字信號處理和可編程邏輯器件。 4. 熟練使用EDA工具，例如Quartus、Vivado等。 5. 具備良好的溝通與團(tuán)隊(duì)協(xié)作能力以及問題解決能力。
具有接收卡fpga設(shè)計(jì)經(jīng)驗(yàn)優(yōu)先
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工作地點(diǎn)
鄭州中原區(qū)河南省國家大學(xué)科技園
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職位發(fā)布者
李志杰/人事經(jīng)理
立即溝通
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