職位描述
VHDLVerilog
崗位職責：
1、根據(jù)項目需求編寫FPGA設計方案；
2、負責FPGA模塊的代碼編寫，仿真及調(diào)試；
3、FPGA硬件調(diào)試，以實現(xiàn)各種需要的功能及性能；
4、配合軟、硬件設計人員完成相關系統(tǒng)調(diào)試工作；
5、具有良好的表達能力和溝通能力。
任職資格：
1、本科及以上學歷，電子學相關專業(yè)；
2、具有2年以上FPGA邏輯設計經(jīng)驗；
3、熟練掌握Verilog、VHDL等硬件設計語言；
4、熟練使用Vivado、synplify等綜合工具、有Xilinx FPGA開發(fā)經(jīng)驗者優(yōu)先；
5、熟悉時序約束和跨時鐘域處理方法；
6、具備良好的英文文獻閱讀能力、代碼閱讀能力、datasheet閱讀能力；
7、熟悉AXI總線協(xié)議，對ARM架構有開發(fā)設計經(jīng)驗者優(yōu)先；
8、具有IIC、SPI、VGA、DDR3等相關經(jīng)驗者優(yōu)先。
職位福利：五險一金、績效獎金、帶薪年假、加班補助、定期團建、餐補、全勤獎、出差補貼
工作地點
蜀山區(qū)合肥軟件園一期C4-103/705
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