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崗位職責(zé)
1. 需求驗(yàn)證追蹤：基于芯片需求（含重點(diǎn)功能需求，如數(shù)據(jù)流性能、模式選擇、功能禁止、配置、可測(cè)試性、安全性架構(gòu)減緩及安全性等），建立并維護(hù)驗(yàn)證追蹤矩陣，確保需求與驗(yàn)證活動(dòng)的一一對(duì)應(yīng)。
2. 驗(yàn)證文檔與用例設(shè)計(jì)：編寫驗(yàn)證規(guī)范，設(shè)計(jì)并實(shí)現(xiàn)覆蓋各類功能點(diǎn)的驗(yàn)證用例，保障驗(yàn)證的全面性與針對(duì)性。
3. 功能仿真與調(diào)試：執(zhí)行功能仿真，通過仿真工具對(duì)芯片設(shè)計(jì)進(jìn)行驗(yàn)證，分析仿真結(jié)果，定位并協(xié)助解決設(shè)計(jì)問題。
4. 覆蓋率分析與報(bào)告：收集代碼覆蓋率數(shù)據(jù)，分析驗(yàn)證覆蓋情況，推動(dòng)驗(yàn)證充分性提升；編寫功能仿真驗(yàn)證報(bào)告，總結(jié)驗(yàn)證過程與結(jié)果。
任職要求
1. 電子、微電子、集成電路等相關(guān)專業(yè)本科及以上學(xué)歷，具備扎實(shí)的微電子、集成電路基礎(chǔ)知識(shí)（數(shù)字電路、模擬電路等）。
2. 熟練掌握Verilog、VHDL、SystemVerilog等硬件描述語言，理解電路行為與結(jié)構(gòu)描述邏輯。
3. 熟悉UVM（Universal Verification Methodology），能運(yùn)用其進(jìn)行高級(jí)驗(yàn)證，提升驗(yàn)證效率與覆蓋率。
4. 了解Makefile、Perl、Python、Shell等腳本語言，具備自動(dòng)化驗(yàn)證流程搭建與腳本編寫能力者優(yōu)先。
5. 掌握至少一種仿真工具（如NCVerilog/VCS/ModelSim/iVerilog），了解波形查看工具（如DVE/Verdi）者更佳。
6. 熟悉ARM架構(gòu)、AXI/AHB、MIPI、DDR等協(xié)議和架構(gòu)者優(yōu)先，了解計(jì)算機(jī)體系架構(gòu)、半導(dǎo)體物理與器件、信號(hào)與系統(tǒng)相關(guān)知識(shí)者為加分項(xiàng)。
7. 具備良好的邏輯思維能力、問題分析能力和溝通協(xié)作能力，有芯片驗(yàn)證項(xiàng)目經(jīng)驗(yàn)，積累過調(diào)試經(jīng)驗(yàn)者優(yōu)先。