職位描述
Verilog HDL
崗位職責：
1. 根據(jù)項目的功能需求及任務安排，編寫邏輯方案設計、模塊劃分；
2. 功能實現(xiàn)的詳細代碼，仿真實現(xiàn)，測試用例，邏輯使用說明文檔的編寫；
3. 協(xié)助硬件工程師確定器件選型、對FPGA等芯片的設計進行討論指導、審查；
4. 項目聯(lián)調，配合軟件、硬件工程師進行各個接口的調試，以及與客戶的聯(lián)調。
崗位要求
1. 碩士及以上學歷，碩士及以上學歷，計算機類、電子信息類、電氣類、控制類、自動化類、儀器儀表等相關專業(yè)；
2.熟悉Verilog/VHDL語言；熟悉FPGA的高速接口開發(fā)，包括PCIe、DDR、ADC、DAC、GTX、SRIO等優(yōu)先；
4.具有良好的學習能力、溝通能力、文檔書寫能力及上進心和自律性。
工作地點
北京豐臺區(qū)中國中鐵建工集團西配樓三層
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