【工作職責(zé)】:
1. 負(fù)責(zé)ASIC芯片的全流程驗(yàn)證工作,覆蓋功能仿真、時(shí)序仿真等核心環(huán)節(jié),確保芯片設(shè)計(jì)符合規(guī)格要求。
2. 基于UVM驗(yàn)證方法學(xué)獨(dú)立搭建模塊化驗(yàn)證平臺(tái),編寫高效的驗(yàn)證用例與自動(dòng)化腳本。
3. 運(yùn)用Qustasim、VCS等主流仿真工具開展調(diào)試工作,精準(zhǔn)定位并解決芯片設(shè)計(jì)中的功能缺陷。
4. 主導(dǎo)驗(yàn)證文檔體系建設(shè),輸出驗(yàn)證策劃、用例追蹤及覆蓋率分析報(bào)告,支撐項(xiàng)目流片決策。
【任職要求】:
1. 本科及以上學(xué)歷,電子工程、微電子或計(jì)算機(jī)科學(xué)等相關(guān)專業(yè),基礎(chǔ)扎實(shí)。
2. 精通Verilog/System Verilog硬件描述語言,熟練掌握UVM驗(yàn)證方法學(xué),具備獨(dú)立搭建驗(yàn)證平臺(tái)的能力。
3. 熟悉C/C++、Python及Makefile等腳本語言,能高效完成驗(yàn)證環(huán)境的自動(dòng)化構(gòu)建。
4. 熟練使用Qustasim、NCsim、VCS等仿真工具,具備較強(qiáng)的問題分析與debug能力。
5. 擁有已流片項(xiàng)目的完整驗(yàn)證經(jīng)驗(yàn),能獨(dú)立完成驗(yàn)證策劃、用例編寫及覆蓋率分析全流程。