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任職要求： 學(xué)歷：碩士及優(yōu)秀本科； 專業(yè)：電子、信號處理、信息與通信工程等相關(guān)專業(yè)； 經(jīng)驗：具備4年以上信號與信息處理、算法設(shè)計開發(fā)等相關(guān)經(jīng)歷，有通信、雷達及對抗相關(guān)設(shè)計及實現(xiàn)經(jīng)驗優(yōu)先。 1）精通Verilog HDL硬件描述語言，熟練使用FPGA進行編程應(yīng)用；具備良好的數(shù)字信號處理算法建模能力，并能熟練運用Matlab或其它仿真軟件；精通信號調(diào)制解調(diào)以及相關(guān)算法的實現(xiàn)；精通各種高速接口的使用：如PCIE、RapidIO等。 2）能夠深入理解信號與系統(tǒng)、通信原理、信息論、數(shù)字信號處理、軟件無線電等基本理論；熟悉數(shù)字采樣、調(diào)制解調(diào)、頻譜分析、信號檢測與識別、信道均衡、信道估計、信道編解碼等技術(shù)。 其中1）、2）兩個條件具備一個即可 崗位職責(zé)： a) 對通信系統(tǒng)進行算法設(shè)計與仿真，從事信號處理相關(guān)關(guān)鍵技術(shù)的研究工作； b) 負責(zé)信號處理相關(guān)模型構(gòu)建，包括FFT、DDC、信號檢測與識別、參數(shù)估計、各種數(shù)字調(diào)制解調(diào)(FSK、PSK、QAM等)、信道編解碼(Turbo碼、LDPC碼等)，以及算法設(shè)計開發(fā)等工作； c) 參與信號處理算法的調(diào)試、驗證以及優(yōu)化相關(guān)工作應(yīng)用； d) 配合FPGA邏輯工程師完成算法設(shè)計與調(diào)試； e) 對產(chǎn)品在研制過程中出現(xiàn)的問題進行分析，配合完成產(chǎn)品的測試驗收； f) 編寫相應(yīng)的技術(shù)文檔。