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FPGA圖像融合處理工程師 全職 | 技術(shù)研發(fā)崗 崗位使命 負(fù)責(zé)設(shè)計(jì)并實(shí)現(xiàn)基于FPGA的高性能圖像融合處理系統(tǒng)，通過硬件加速技術(shù)優(yōu)化多源傳感器（紫外/可見光/紅外/激光雷達(dá)等）的實(shí)時(shí)圖像融合算法，提升目標(biāo)檢測(cè)精度與系統(tǒng)響應(yīng)速度，優(yōu)化高速圖像拖尾，滿足在線監(jiān)控、無人機(jī)載、便攜式紫外成像儀、多光成像儀在電力、鐵路等場(chǎng)景的苛刻性能需求。 核心職責(zé) 1. **架構(gòu)設(shè)計(jì)** - 主導(dǎo)FPGA圖像處理流水線架構(gòu)設(shè)計(jì)，實(shí)現(xiàn)圖像配準(zhǔn)、特征提取、像素級(jí)/特征級(jí)融合算法硬件化。 - 設(shè)計(jì)高速數(shù)據(jù)流接口（如Camera Link、CoaXPress）與DDR內(nèi)存控制方案，解決大數(shù)據(jù)吞吐瓶頸。 2. **算法加速與優(yōu)化** - 將MATLAB/Python原型算法轉(zhuǎn)化為并行FPGA硬件邏輯，優(yōu)化資源占用（LUT/BRAM/DSP）與時(shí)序（＞200MHz）。 - 開發(fā)基于HLS（Vitis HLS/OpenCL）或RTL（Verilog/VHDL）的融合處理IP核，支持動(dòng)態(tài)權(quán)重自適應(yīng)融合。 3. **系統(tǒng)集成與驗(yàn)證** - 構(gòu)建UVM/SystemVerilog驗(yàn)證平臺(tái)，完成圖像融合模塊的功能覆蓋率與極限場(chǎng)景測(cè)試（低光照/運(yùn)動(dòng)模糊）。 - 協(xié)同嵌入式團(tuán)隊(duì)開發(fā)Zynq MPSoC等平臺(tái)的PS-PL數(shù)據(jù)交互方案（AXI-DMA/VDMA）。 4. **性能提升** - 通過流水線重組、定點(diǎn)量化、近似計(jì)算等技術(shù)，降低處理延遲（目標(biāo)：＜5ms @1080P）。 - 開發(fā)實(shí)時(shí)圖像質(zhì)量評(píng)估模塊（如QABF、EN），驅(qū)動(dòng)算法迭代。 技能要求 # 必需技能 - 精通FPGA開發(fā)全流程： ? 語言：Verilog/VHDL + SystemVerilog驗(yàn)證 ? 工具：Xilinx Vivado/Vitis, Intel Quartus, Modelsim - 圖像處理硬件化經(jīng)驗(yàn)： ? 掌握?qǐng)D像濾波/變換（FFT/DWT）/分割/融合常用算法硬件實(shí)現(xiàn) ? 熟悉OpenCV基礎(chǔ)操作與硬件加速原理 - 高速接口開發(fā)： ? 實(shí)戰(zhàn)經(jīng)驗(yàn)：DDR3/4, AXI4-Stream,Camera Link/SDI, PCIe - 腳本能力：Python/Tcl（自動(dòng)化測(cè)試與流程控制） 加分項(xiàng) - 熟悉多傳感器融合（紫外+可見光+紅外/激光雷達(dá)）的硬件同步方案 - 有HLS實(shí)現(xiàn)CNN加速器（如YOLO分割網(wǎng)絡(luò)）經(jīng)驗(yàn) - 掌握Chisel/SpinalHDL等新型HDL工具 - 熟悉Petalinux驅(qū)動(dòng)開發(fā)或VxWorks實(shí)時(shí)系統(tǒng)優(yōu)化 素質(zhì)要求 - 極強(qiáng)的算法并行化思維與資源優(yōu)化意識(shí) - 能閱讀計(jì)算機(jī)視覺論文并快速工程化 - 具備跨團(tuán)隊(duì)（算法/硬件/嵌入式）協(xié)作能力 - 對(duì)低延遲、高吞吐設(shè)計(jì)有極致追求 應(yīng)聘方式 請(qǐng)?zhí)峤唬? 1. 簡(jiǎn)歷（突出FPGA圖像處理項(xiàng)目指標(biāo)：**分辨率/幀率/資源利用率/延遲/解決監(jiān)控場(chǎng)景運(yùn)動(dòng)拖影問題**） 2. 技術(shù)代表作說明（如GitHub鏈接/專利/白皮書） 3. 對(duì)如下場(chǎng)景的解決思路：如何在資源受限FPGA上實(shí)現(xiàn)4K@60fps的多雙波段紫外-紅外-可見光自適應(yīng)融合？