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一、崗位職責(zé)
1. 參與項目整體技術(shù)方案設(shè)計，主導(dǎo) FPGA 軟件系統(tǒng)的架構(gòu)規(guī)劃與方案輸出，確保方案具備可行性與技術(shù)先進性；
2. 負(fù)責(zé) FPGA 核心代碼開發(fā)與實現(xiàn)：
1）承擔(dān)算法（如信號處理、控制邏輯等）向 FPGA 的移植、優(yōu)化與固化，保障算法實時性與資源利用率；
2）開發(fā)高速 ADC/DAC 等模擬接口驅(qū)動、外設(shè)（SDRAM、DDR 系列）控制邏輯及對外通信接口（如 422 總線等），確保數(shù)據(jù)傳輸穩(wěn)定可靠；
3）參與軟硬件聯(lián)合調(diào)試，定位并解決開發(fā)過程中的邏輯錯誤、時序問題及系統(tǒng)集成問題；
3. 負(fù)責(zé) FPGA 代碼的驗證與測試：搭建基于 Modelsim/QuestaSim 等工具的仿真環(huán)境，編寫測試用例，開展功能驗證與時序分析，輸出測試報告，確保代碼滿足設(shè)計指標(biāo)；
4. 編寫、整理項目相關(guān)技術(shù)文檔，包括但不限于 FPGA 系統(tǒng)設(shè)計方案、接口規(guī)范、測試大綱、開發(fā)手冊等。
二、任職要求
1. 電子類、通信類、計算機相關(guān)專業(yè)，碩士及以上學(xué)歷，3 年及以上 FPGA 開發(fā)工作經(jīng)驗；具備大規(guī)模 FPGA（如 Xilinx UltraScale、Altera Stratix 系列）系統(tǒng)設(shè)計經(jīng)驗者優(yōu)先；
2. 具備扎實的模擬電路、數(shù)字電路理論基礎(chǔ)，能獨立完成 FPGA 相關(guān)單板的調(diào)試、測試及故障定位；
3. 精通 Verilog HDL 語言，熟練掌握 FPGA 代碼設(shè)計、功能仿真、時序約束與分析流程；熟悉 Xilinx（Vivado）、Altera（Quartus II）、Actel 等主流廠商 FPGA 開發(fā)工具及流程；
4. 熟練使用 Modelsim、QuestaSim 等仿真工具進行代碼驗證，具備復(fù)雜邏輯的驗證經(jīng)驗與方法論；
5. 熟悉 SDRAM、DDR3/DDR4 等存儲接口設(shè)計，了解 422 總線協(xié)議者優(yōu)先；有數(shù)據(jù)鏈、導(dǎo)航系統(tǒng) FPGA 開發(fā)經(jīng)驗者優(yōu)先；
6. 具備良好的問題分析與解決能力，工作嚴(yán)謹(jǐn)細(xì)致，具備較強的團隊協(xié)作能力與文檔撰寫能力。