崗位職責(zé):
1. 全職、兼職、實(shí)習(xí)都可以;
2. 收發(fā)一體陣列波束成形超聲成像系統(tǒng)模擬前端設(shè)計;
3. 參與模擬 IC 規(guī)格制定,負(fù)責(zé)電路設(shè)計和仿真,編寫電路設(shè)計文檔;
4. 負(fù)責(zé)指導(dǎo)團(tuán)隊內(nèi)其他模擬 IC 設(shè)計工程師的設(shè)計和仿真;
5. 指導(dǎo)版圖設(shè)計工程師完成模擬電路版圖設(shè)計;
6. 協(xié)助測試工程師制定測試方案,完成芯片測試。
任職要求:
1. 全國重點(diǎn)院校微電子、電子工程等相關(guān)專業(yè)本科或本科以上學(xué)歷;
2. 具有 5年以上模擬 IC 設(shè)計經(jīng)驗(yàn),及以下 4 個以上模塊的設(shè)計經(jīng)驗(yàn)(Tx, Rx, CDR, PLL, VCO, LDO, bias generator, Bandgap, DLL, phase interpolator, CTLE, DFE, de-emphasis, high-speed clock generation and low-jitter distribution, amplifier, comparator, oscillator, etc.) ,熟悉 5+ Gbps 以上串行接口,NRZ/PAM4,Equalizer, Transmission line,LMS base adaptive algorithm,CDR loop, jitter tolerance, SSC, etc;
3. 具有 IC 的量產(chǎn)經(jīng)驗(yàn),及 PLL、BG 等 IP 開發(fā)經(jīng)驗(yàn),有高性能高速串行接口(high-speed serial link)的數(shù)模混合信號電路設(shè)計經(jīng)驗(yàn)者(如 ASIC等)優(yōu)先,具備先進(jìn)工藝下的設(shè)計經(jīng)驗(yàn)(FinFET, FDSOI, Bulk CMOS),熟悉 LDE、Reliability flow(EMIR/SHE,Aging,etc.), DFM, DFT,熟練掌握設(shè)計工具(CDS/SNPS tools, verilog, systemVerilog, VerilogA, Matlab, scripting, etc.);
4. 具有較強(qiáng)的邏輯思維能力、快速學(xué)習(xí)能力、良好的溝通能力、獨(dú)立解決問題的能力和團(tuán)隊合作能力;
5. 認(rèn)真踏實(shí),有責(zé)任心,工作有主動性。