FFPGA工程師

2-3.5萬·14薪

北京大興區(qū)
3-5年
碩士
全職
招1人

職位描述

Verilog HDLPythonVHDLDSPMATLAB電子設(shè)備制造電子/半導(dǎo)體/集成電路儀器儀表制造

1、負(fù)責(zé)產(chǎn)品設(shè)備的高速模擬信號采集、調(diào)理與處理系統(tǒng)設(shè)計(jì)；
2、獨(dú)立完成信號的時域、頻域分析與處理算法開發(fā)（如數(shù)字濾波、頻譜分析、調(diào)制解調(diào)、互調(diào)失真分析）等；
3、將成熟的信號處理算法在FPGA平臺上進(jìn)行高性能、低延遲的硬件實(shí)現(xiàn)、優(yōu)化與驗(yàn)證；
4、撰寫詳細(xì)的設(shè)計(jì)文檔，并與團(tuán)隊(duì)其他同事協(xié)同工作。

任職資格：
1、碩士及以上學(xué)歷，通信工程、電子信息、信號與信息處理等相關(guān)專業(yè)；
2、3年以上數(shù)字信號處理及FPGA設(shè)計(jì)經(jīng)驗(yàn)，精通數(shù)字信號處理原理（離散傅里葉變換、濾波器設(shè)計(jì)、多速率信號處理等）；
3、具備算法能力，熟練使用MATLAB或Python進(jìn)行算法建模、仿真與驗(yàn)證；
4、熟悉數(shù)字前端流程，包括ADC/DAC接口、數(shù)字上下變頻、同步處理等；
5、精通Verilog/VHDL，具有在Xilinx或Intel/Altera平臺上獨(dú)立實(shí)現(xiàn)復(fù)雜DSP算法的項(xiàng)目經(jīng)驗(yàn)；
6、具有信號時域、頻域分析與處理算法開發(fā)經(jīng)驗(yàn)優(yōu)先；