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ASIC 綜合工程師
工資面議

工作職責(zé)：
1、 RTL 到門級網(wǎng)表生成：
a) 使用行業(yè)標(biāo)準(zhǔn)的綜合工具，將復(fù)雜的 RTL（寄存器傳輸級）設(shè)計（Verilog/SystemVerilog）綜合為門級網(wǎng)表。
b) 理解并解讀 RTL 代碼，并與 RTL 設(shè)計人員協(xié)作解決與綜合相關(guān)的問題。

2、 約束管理和優(yōu)化：
a) 開發(fā)、完善和管理全面的SDC（Synopsys設(shè)計約束）文件，包括時鐘定義、I/O延遲、時序異常和錯誤路徑。
b) 在綜合階段推動時序收斂，識別并修復(fù)時序違規(guī)。
c) 在綜合過程中進(jìn)行面積和功耗優(yōu)化，探索不同的策略和工具選項。
d) 在綜合過程中實施低功耗設(shè)計技術(shù)（例如，時鐘門控、功率門控插入、基于UPF的多電壓域支持）。

3、 可測試性設(shè)計 (DFT) 集成：
a) 與DFT工程師緊密合作，在綜合流程中插入掃描鏈、存儲器內(nèi)置自檢 (BIST) 和其他測試邏輯。
b) 確保綜合后DFT結(jié)構(gòu)的正確集成和驗證。

4、 靜態(tài)時序分析 (STA)：
a) 對綜合后的網(wǎng)表進(jìn)行初步靜態(tài)時序分析 (STA)，以識別并解決關(guān)鍵路徑和時序違規(guī)。
b) 生成并分析時序報告，確保設(shè)計符合性能目標(biāo)。

5、 Linting、CDC 和 RDC 檢查：
a) 運行并分析 Linting 工具（例如 SpyGlass），以確保 RTL 質(zhì)量、遵循編碼指南并識別潛在的綜合問題。
b) 執(zhí)行時鐘域交叉 (CDC) 和復(fù)位域交叉 (RDC) 分析，并確保同步機制到位。

6、 物理設(shè)計協(xié)作：
a) 與物理設(shè)計（布局布線）團(tuán)隊緊密合作，提供高質(zhì)量的網(wǎng)表和約束。
b) 了解物理設(shè)計對綜合的影響，并為布局規(guī)劃、布局布線和布線優(yōu)化（例如“物理感知綜合”）提供反饋。
c) 與后端團(tuán)隊一起參與迭代循環(huán)，以實現(xiàn)最終設(shè)計收斂。

7、 流程開發(fā)和自動化：
a) 使用 TCL、Python 或 Perl 開發(fā)和維護(hù)自動化綜合流程和腳本。
b) 改進(jìn)現(xiàn)有腳本，提高效率、穩(wěn)健性和可重用性。
c) 參與綜合方法的開發(fā)。

8、 問題解決和調(diào)試：
a) 調(diào)試與綜合相關(guān)的問題，包括功能不匹配、時序違規(guī)和工具崩潰。
b) 找出根本原因并提出解決方案，如有需要，可與 EDA 供應(yīng)商有效合作。

9、 文檔和報告：
a) 記錄綜合結(jié)果、流程細(xì)節(jié)以及任何設(shè)計特定的優(yōu)化。
b) 向設(shè)計和物理設(shè)計團(tuán)隊清晰地傳達(dá)技術(shù)挑戰(zhàn)和進(jìn)展。

工作要求：
1、 3-5年工作經(jīng)驗，電氣工程、計算機工程或相關(guān)領(lǐng)域的學(xué)士或碩士學(xué)位。

2、 語言：
a) 硬件描述語言 (HDL)：精通 Verilog 和 SystemVerilog，能夠理解和調(diào)試 RTL 代碼。能夠閱讀和解釋 VHDL 者優(yōu)先。
b) 腳本語言：精通 TCL 腳本，用于綜合工具腳本編寫和約束生成。精通 Python 和/或 Perl 腳本，用于自動化、數(shù)據(jù)處理和流程開發(fā)。

3、 工具：
a) 綜合工具：精通業(yè)界領(lǐng)先的綜合工具，主要包括 Synopsys Design Compiler (DC)/Fusion Compiler 或 Cadence Genus/Joules。熟悉這些工具中的高級綜合選項和優(yōu)化技術(shù)。
b) 時序分析工具：熟悉 Synopsys PrimeTime 或 Cadence Tempus 靜態(tài)時序分析 (STA) 工具。深入了解時序分析概念：建立時間、保持時間、時鐘偏移、抖動、開路電壓 (OCV)、降額、時序拐點。

4、 數(shù)字設(shè)計基礎(chǔ)：
a) 深入了解數(shù)字邏輯設(shè)計、組合邏輯和時序邏輯、狀態(tài)機和有限狀態(tài)機 (FSM)。
b) 精通時鐘方法、跨時鐘域 (CDC) 和跨復(fù)位域 (RDC) 同步技術(shù)。
c) 了解各種類型的觸發(fā)器、鎖存器和存儲器。

5、 系統(tǒng)：
a) 版本控制系統(tǒng)：熟練使用 Git、Perforce 或其他版本控制系統(tǒng)。
b) 操作系統(tǒng)：熟練掌握 Linux/Unix 命令行環(huán)境。

6、 ASIC 設(shè)計流程知識：深入了解整個 ASIC 設(shè)計流程，尤其是 RTL 設(shè)計、綜合、DFT 和物理設(shè)計（布局布線）之間的接口和依賴關(guān)系。

7、 低功耗設(shè)計 (LPD)：熟悉低功耗綜合技術(shù)：時鐘門控、多閾值庫、功率門控和 UPF（統(tǒng)一功率格式）基于流程的流程。

8、 內(nèi)存集成：具備內(nèi)存 IP 集成經(jīng)驗，包括內(nèi)存相關(guān)資源（LEF、Liberty、NLDM/CCSN、Verilog 模型）。

期望（加分）技能和經(jīng)驗：
1、 具備使用形式等效性檢查 (LEC) 工具（例如 Synopsys Formality、Cadence Conformal）驗證綜合正確性的經(jīng)驗。
2、 熟悉 P&R 工具（例如 Synopsys ICC2、Cadence Innovus），能夠從綜合角度理解物理設(shè)計的影響和調(diào)試問題。
3、 具備高級綜合 (HLS) 經(jīng)驗。
4、 了解標(biāo)準(zhǔn)單元庫及其特性（時序、功耗、面積）。
5、 擁有先進(jìn)工藝節(jié)點（例如 7nm、5nm、3nm）的經(jīng)驗。
6、 了解信號完整性 (SI) 和電遷移 (EM) 對時序和功耗的影響。
7、 具備分布式綜合或分層綜合方法的經(jīng)驗。
8、 具備特定領(lǐng)域知識（例如 CPU、GPU、網(wǎng)絡(luò)、AI 加速器）。


基本要求：
1、 具備強大的分析和解決問題能力，并能系統(tǒng)地進(jìn)行調(diào)試。
2、 注重細(xì)節(jié)，并致力于實現(xiàn)質(zhì)量和 PPA 目標(biāo)。
3、 積極主動，有上進(jìn)心，能夠獨立工作，也能在高度協(xié)作的團(tuán)隊中工作。
4、 具備出色的書面和口頭溝通能力，能夠勝任技術(shù)討論、文檔編寫和報告工作。
5、 能夠快速學(xué)習(xí)新工具和方法，并適應(yīng)不斷變化的設(shè)計挑戰(zhàn)。