崗位職責(zé)

1. 根據(jù) SoC 架構(gòu)與 Spec，完成模塊級/IP 級 RTL 設(shè)計(jì)與代碼實(shí)現(xiàn)（Verilog/SystemVerilog）。
2. 參與模塊/子系統(tǒng)方案設(shè)計(jì)、接口定義、時序與功耗分析。
3. 完成 RTL 仿真、自驗(yàn)證、Debug，配合驗(yàn)證工程師完成驗(yàn)證閉環(huán)。
4. 參與綜合、形式驗(yàn)證等流程，修復(fù)時序、Lint、CDC 等問題。
5. 與驗(yàn)證、后端、固件團(tuán)隊(duì)協(xié)同，支持 FPGA 原型與流片 bringup。
6. 編寫設(shè)計(jì)文檔、維護(hù)版本與需求跟蹤。

任職要求

1. 本科及以上，微電子/電子/計(jì)算機(jī)/自動化等相關(guān)專業(yè)。
2. 熟練掌握 Verilog/SystemVerilog，具備扎實(shí)的 RTL 編碼與調(diào)試能力。
3. 掌握數(shù)字電路基礎(chǔ)、時序分析、時鐘/復(fù)位、CDC 等基礎(chǔ)知識。
4. 熟悉 AMBA 總線（AXI/AHB/APB），了解 SoC 基本架構(gòu)優(yōu)先。
5. 會使用仿真、Lint、CDC、綜合等基本 EDA 工具。
6. 有FPGA 開發(fā)、流片項(xiàng)目，學(xué)習(xí)能力強(qiáng)、邏輯清晰優(yōu)先。

核心關(guān)鍵詞

SoC 設(shè)計(jì)、RTL 設(shè)計(jì)、Verilog、時序分析、CDC、綜合、仿真調(diào)試、FPGA、流片