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職位描述
1、 根據(jù)Spec，使用硬件描述語言，完成各模塊功能的RTL設(shè)計(jì)，承擔(dān)邏輯模塊詳細(xì)設(shè)計(jì)、仿真驗(yàn)證、時(shí)序分析、資源優(yōu)化和上板測(cè)試驗(yàn)證，包括邏輯單元測(cè)試、系統(tǒng)測(cè)試，負(fù)責(zé)測(cè)試驗(yàn)證策略、測(cè)試方案輸出和覆蓋率分析；
2、 負(fù)責(zé)RTL Lint，綜合，SDC，STA分析，配合后端團(tuán)隊(duì)完成芯片物理實(shí)現(xiàn)，實(shí)現(xiàn)時(shí)序收斂，滿足物理驗(yàn)證需求；
3、 具有一定的RTL優(yōu)化分析能力，能夠在功能、性能和面積需求之間做出合理權(quán)衡；
4、 參與設(shè)計(jì)和代碼審查；
5、 配合驗(yàn)證團(tuán)隊(duì)，完成芯片的功能驗(yàn)證和調(diào)試，實(shí)現(xiàn)覆蓋率收斂；
6、 負(fù)責(zé)自研芯片技術(shù)原型和FPGA驗(yàn)證平臺(tái)的構(gòu)建和維護(hù)。

任職要求：
1、 電子、計(jì)算機(jī)、物理、數(shù)學(xué)等相關(guān)理工科專業(yè)，本科及以上學(xué)歷，3年以上RTL設(shè)計(jì)經(jīng)驗(yàn)；
2、 熟悉邏輯設(shè)計(jì)，熟悉數(shù)字芯片IP模塊，熟悉前端數(shù)字設(shè)計(jì)流程和工具（Synthesis，lint, DFT, simulator等）；
3、 精通Verilog，SystemVerilog，C/C++等邏輯編程語言，具備使用System Verilog進(jìn)行RTL設(shè)計(jì)的經(jīng)驗(yàn)；
4、 具備基于FPGA平臺(tái)進(jìn)行RTL代碼實(shí)現(xiàn)原型驗(yàn)證的能力；
5、 良好的Python/Perl/Tcl腳本編寫能力；
6、 熟悉DFT設(shè)計(jì)，能夠指導(dǎo)DFT團(tuán)隊(duì)完成DFT方案設(shè)計(jì)及實(shí)現(xiàn)；
7、 熟悉低功耗RTL設(shè)計(jì)，可以設(shè)計(jì)芯片的低功耗方案；
8、 熟悉數(shù)字后端實(shí)現(xiàn)流程，能夠指導(dǎo)后端團(tuán)隊(duì)完成物理實(shí)現(xiàn)和優(yōu)化；
9、 具有以下無線通信芯片設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先，如zigbee、BLE、wifi等；
10、 優(yōu)秀的學(xué)習(xí)能力、責(zé)任心和團(tuán)隊(duì)協(xié)作能力；