1.負(fù)責(zé)陣列芯片數(shù)字部分的架構(gòu)分析和集成,參與制定芯片規(guī)格,編寫相關(guān)設(shè)計(jì)文檔 ;
2. 能配合算法工程師,根據(jù)內(nèi)部架構(gòu)與外部接口進(jìn)行RTL coding,仿真驗(yàn)證,綜合與時(shí)序分析 ;
3.與模擬設(shè)計(jì)工程師進(jìn)行緊密配合,協(xié)助提供模擬接口的相關(guān)時(shí)序控制,通過寄存器進(jìn)行各種時(shí)序調(diào)整和模式控制;
4. 調(diào)整內(nèi)部數(shù)字電路的各個(gè)模塊,通過穩(wěn)定可靠的電源管理,獲得芯片功耗最優(yōu)化;
5.配合應(yīng)用工程師,調(diào)試FPGA驗(yàn)證芯片功能方案,并協(xié)助調(diào)試;
6. 需要與數(shù)字后端工程師合作P&R,并完成后仿等驗(yàn)證工作,直至流片。
任職要求:電子或通訊類相關(guān)專業(yè),本科及以上學(xué)歷(相關(guān)工作經(jīng)驗(yàn)1-3年)
1. 熟悉數(shù)字IC設(shè)計(jì)流程,對verilog,systemVerilog,tcl,語言熟悉; 熟悉仿真驗(yàn)證工具,比如irun等;熟悉sta過程與相關(guān)的工具如pt等;有FPGA驗(yàn)證能力;熟悉數(shù)字后端實(shí)現(xiàn),能夠推動(dòng)后端工程師工作;熟悉綜合工具dc;
2.有配合算法和模擬工程師編寫RTL能力,技術(shù)能力強(qiáng),電路基礎(chǔ)扎實(shí),有自我驅(qū)動(dòng)在與算法配合中發(fā)現(xiàn)并解決問題的能力;
3.工作積極認(rèn)真、善于學(xué)習(xí)、具有良好的團(tuán)隊(duì)合作精神。