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崗位描述：
負責PCIE/UCIE IP的架構(gòu)設計和RT
L實現(xiàn)，參與仿真驗證和FPGA測試，完成設計的FPGA時序收斂，協(xié)助覆蓋率分析和提升
任職要求：
1，3-10年經(jīng)驗，3年以上ASIC設計工作經(jīng)驗
2，電子類碩士或者本科
3，精通Verilog，熟悉SystemVerilog
4，有豐富的RTL編寫經(jīng)驗
5，有PCIE或者UCIE相關(guān)的RTL開發(fā)硬件
6，有綜合和靜態(tài)時序分析經(jīng)驗的優(yōu)先
7，熟悉代碼檢查和形式驗證
8，熟悉PCIE/UCIE/USB/DDR/Ethernet等高速接口協(xié)議
9，有FPGA原型驗證或者硬件加速仿真經(jīng)驗的優(yōu)先
10，良好的溝通和解決問題的能力