崗位職責(zé):
1、負(fù)責(zé)模擬/混合信號(hào)芯片(如ADC/DAC/PLL/LDO/SerDes等)的版圖設(shè)計(jì)、布局規(guī)劃及物理實(shí)現(xiàn);
2、根據(jù)電路設(shè)計(jì)工程師要求,完成匹配、對(duì)稱、抗干擾、ESD防護(hù)等高性能版圖設(shè)計(jì);
3、執(zhí)行DRC/LVS/ERC等物理驗(yàn)證及后仿真參數(shù)提取(PEX),確保設(shè)計(jì)符合工藝規(guī)則和電路性能要求;
4、優(yōu)化版圖面積、功耗及信號(hào)完整性,降低寄生效應(yīng);
5、與電路設(shè)計(jì)團(tuán)隊(duì)緊密協(xié)作,分析并解決版圖相關(guān)的性能瓶頸和風(fēng)險(xiǎn)問(wèn)題;
任職要求:
1、微電子、電子工程、集成電路設(shè)計(jì)等相關(guān)專業(yè)本科及以上學(xué)歷;
2、2年以上工作經(jīng)驗(yàn),社招者有成功流片案例者優(yōu)先;
3、熟悉CMOS/BISMOS等半導(dǎo)體工藝及設(shè)計(jì)規(guī)則(如FinFET、28nm/40no等節(jié)點(diǎn));
4、熟悉主流EDA工具,包括但不限于版圖設(shè)計(jì)Cadence Virtuoso、物理驗(yàn)證Calibre(DRC/LVS/ERC)/Pegasus、寄生參數(shù)提取StarRC/Quantus;
5、掌握匹配布局、屏蔽隔離、阱隔離、電流路徑優(yōu)化等版圖設(shè)計(jì)技巧;
6、具備Latch-up、ESD防護(hù)設(shè)計(jì)經(jīng)驗(yàn);
7、綜合素質(zhì):學(xué)習(xí)能力強(qiáng),喜歡挑戰(zhàn),較好的團(tuán)隊(duì)合作、解決問(wèn)題、溝通能力及責(zé)任心。
我們提供:
1、具有競(jìng)爭(zhēng)力的薪酬,15薪,六險(xiǎn)一金,豐富獎(jiǎng)金、彈性工時(shí)
2、對(duì)于職場(chǎng)新手,有行業(yè)內(nèi)受認(rèn)可的資深專家一對(duì)一帶
3、與業(yè)內(nèi)頂尖團(tuán)隊(duì)共事,參與前沿技術(shù)項(xiàng)目
4、友善、積極、人文化的工作氛圍和領(lǐng)導(dǎo)風(fēng)格
5、前沿賽道,廣闊的職業(yè)發(fā)展前景